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文献
J-GLOBAL ID：201002229462546858
整理番号：10A0794382
最適化サスペンデドゲート単一電子トランジスタを利用した新論理アーキテクチャの設計
Design of New Logic Architectures Utilizing Optimized Suspended-Gate Single-Electron Transistors
PRUVOST Benjamin
(Tokyo Inst. Technol., Tokyo, JPN)
,
UCHIDA Ken
(Tokyo Inst. Technol., Tokyo, JPN)
,
UCHIDA Ken
(Japan Sci. and Technol., Tsukuba, JPN)
,
MIZUTA Hiroshi
(Tokyo Inst. Technol., Tokyo, JPN)
,
MIZUTA Hiroshi
(Japan Sci. and Technol., Tsukuba, JPN)
,
MIZUTA Hiroshi
(Univ. Southampton, GBR)
,
ODA Shunri
(Tokyo Inst. Technol., Tokyo, JPN)
,
ODA Shunri
(Japan Sci. and Technol., Tsukuba, JPN)
資料名：
IEEE Transactions on Nanotechnology
(IEEE Transactions on Nanotechnology)
巻： 9 号： 4 ページ： 504-512 発行年： 2010年07月
JST資料番号： W1355A ISSN： 1536-125X CODEN： ITNECU 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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