文献
J-GLOBAL ID:201002283010546812
整理番号:10A0846333
相補論理回路用の4端子リレー基板バイアス法
Four-Terminal-Relay Body-Biasing Schemes for Complementary Logic Circuits
著者 (6件):
NATHANAEL Rhesa
(Univ. California at Berkeley, CA, USA)
,
POTT Vincent
(Univ. California at Berkeley, CA, USA)
,
KAM Hei
(Univ. California at Berkeley, CA, USA)
,
JEON Jaeseok
(Univ. California at Berkeley, CA, USA)
,
ALON Elad
(Univ. California at Berkeley, CA, USA)
,
LIU Tsu-Jae King
(Univ. California at Berkeley, CA, USA)
資料名:
IEEE Electron Device Letters
(IEEE Electron Device Letters)
巻:
31
号:
8
ページ:
890-892
発行年:
2010年08月
JST資料番号:
B0344B
ISSN:
0741-3106
CODEN:
EDLEDZ
資料種別:
逐次刊行物 (A)
記事区分:
短報
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)