文献
J-GLOBAL ID:201002286156479733
整理番号:10A0321569
静電結合を考慮した静的タイミング分析における時間と論理のフィルタを用いた最悪値の削減
Pessimism Reduction in Coupling-Aware Static Timing Analysis Using Timing and Logic Filtering
著者 (5件):
DAS Debasish
(Northwestern Univ., IL, USA)
,
KILLPACK Kip
(Intel Corp., OR, USA)
,
KASHYAP Chandramouli
(Intel Corp., OR, USA)
,
JAS Abhijit
(Intel Corp., TX, USA)
,
ZHOU Hai
(Northwestern Univ., IL, USA)
資料名:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
(IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻:
29
号:
3
ページ:
466-478
発行年:
2010年03月
JST資料番号:
B0142C
ISSN:
0278-0070
CODEN:
ITCSDI
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)