文献
J-GLOBAL ID:201002295978674804
整理番号:10A0780900
22nmノードにおけるダブルゲートSOI MOSFETにおける適切な高k誘電体の決定のためのゲートトンネルリークの解析モデリング
Analytical modeling of the gate tunneling leakage for the determination of adequate high-k dielectrics in double-gate SOI MOSFETs at the 22nm node
著者 (7件):
DARBANDY Ghader
(Departament d’Enginyeria Electronica, Electrica i Automatica, Univ. Rovira i Virgili, ESP)
,
RITZENTHALER Romain
(Departament d’Enginyeria Electronica, Electrica i Automatica, Univ. Rovira i Virgili, ESP)
,
LIME Francois
(Departament d’Enginyeria Electronica, Electrica i Automatica, Univ. Rovira i Virgili, ESP)
,
GARDUNO Ivan
(Seccion de Electronica del Estado Solido, Depto. Ingenieria Electrica CINVESTAV-IPN, MEX)
,
ESTRADA Magali
(Seccion de Electronica del Estado Solido, Depto. Ingenieria Electrica CINVESTAV-IPN, MEX)
,
CERDEIRA Antonio
(Seccion de Electronica del Estado Solido, Depto. Ingenieria Electrica CINVESTAV-IPN, MEX)
,
INIGUEZ Benjamin
(Departament d’Enginyeria Electronica, Electrica i Automatica, Univ. Rovira i Virgili, ESP)
資料名:
Solid-State Electronics
(Solid-State Electronics)
巻:
54
号:
10
ページ:
1083-1087
発行年:
2010年10月
JST資料番号:
H0225A
ISSN:
0038-1101
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
イギリス (GBR)
言語:
英語 (EN)