文献
J-GLOBAL ID:201202205057350456
整理番号:12A0893912
10ビット320MS/sステージ-利得-誤差自己キャリブレーシパイプラインADC
A 10-b 320-MS/s Stage-Gain-Error Self-Calibration Pipeline ADC
著者 (5件):
TSENG Chien-Jian
(National Taiwan Univ., Taipei, TWN)
,
CHEN Hung-Wei
(National Taiwan Univ., Taipei, TWN)
,
SHEN Wei-Ting
(National Taiwan Univ., Taipei, TWN)
,
CHENG Wei-Chih
(National Taiwan Univ., Taipei, TWN)
,
CHEN Hsin-Shu
(National Taiwan Univ., Taipei, TWN)
資料名:
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻:
47
号:
6
ページ:
1334-1343
発行年:
2012年06月
JST資料番号:
B0761A
ISSN:
0018-9200
CODEN:
IJSCBC
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)