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文献
J-GLOBAL ID：201202284791324560
整理番号：12A1485841
多GHz 3D積層チップに対する短絡大域クロック設計
A Shorted Global Clock Design for Multi-GHz 3D Stacked Chips
PANG Liang-Teck
(IBM Thomas J. Watson Res. Center, NY)
,
RESTLE Philip J.
(IBM Thomas J. Watson Res. Center, NY)
,
WORDEMAN Matthew R.
(IBM Thomas J. Watson Res. Center, NY)
,
SILBERMAN Joel A.
(IBM Thomas J. Watson Res. Center, NY)
,
FRANCH Robert L.
(IBM Thomas J. Watson Res. Center, NY)
,
MAIER Gary W.
(IBM Systems and Technol. Group, NY)
資料名：
Digest of Technical Papers. Symposium on VLSI Circuits
(Digest of Technical Papers. Symposium on VLSI Circuits)
巻： 2012 ページ： 170-171 発行年： 2012年
JST資料番号： W0767A ISSN： 2158-5601 資料種別： 会議録 (C)
記事区分： 短報 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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