文献
J-GLOBAL ID:201302230028450583
整理番号:13A0477826
電圧・電流サンプリング方式によるしきい値結合CMOSカオス回路の設計
Design of a Threshold-coupled CMOS Chaos Circuit Using Voltage/Current Waveform Sampling
著者 (5件):
上ノ原誠二
(九州工大 大学院生命体工学研究科)
,
厚地泰輔
(九州工大 大学院生命体工学研究科)
,
松坂建治
(九州工大 大学院生命体工学研究科)
,
森江隆
(九州工大 大学院生命体工学研究科)
,
合原一幸
(東大 生産技研)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
112
号:
389(NLP2012 104-143)
ページ:
105-110
発行年:
2013年01月17日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
日本語 (JA)