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文献
J-GLOBAL ID：201302247005963184
整理番号：13A1682579
2重層SiOx/HfSiONゲート誘電体スタックにおいて故障する第1層の同定
Identifying the First Layer to Fail in Dual-Layer SiOx/HfSiON Gate Dielectric Stacks
PADOVANI Andrea
(Universita di Modena e Reggio Emilia, Reggio Emilia, ITA)
,
PADOVANI Andrea
(MDLab s.r.l., Saint Christophe, ITA)
,
RAGHAVAN Nagarajan
(Nanyang Technological Univ., Singapore)
,
RAGHAVAN Nagarajan
(Katholieke Universiteit Leuven, Leuven, BEL)
,
LARCHER Luca
(Universita di Modena e Reggio Emilia, Reggio Emilia, ITA)
,
LARCHER Luca
(MDLab s.r.l., Saint Christophe, ITA)
,
PEY Kin Leong
(Singapore Univ. Technol. and Design, Singapore)
資料名：
IEEE Electron Device Letters
(IEEE Electron Device Letters)
巻： 34 号： 10 ページ： 1289-1291 発行年： 2013年10月
JST資料番号： B0344B ISSN： 0741-3106 CODEN： EDLEDZ 資料種別： 逐次刊行物 (A)
記事区分： 短報 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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