文献
J-GLOBAL ID:201302264847039614
整理番号:13A0413498
機械語の複数部分を高速化するCPU密結合型ハードウェアアクセラレータ
Speeding up Multiple Sections of Binary Code by Hardware Accelerator Tightly Coupled with CPU
著者 (5件):
佐竹俊亮
(関西学院大 理工)
,
石浦菜岐佐
(関西学院大 理工)
,
田村真平
(関西学院大 理工)
,
冨山宏之
(立命館大 理工)
,
神原弘之
(京都高度技術研)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
112
号:
377(RECONF2012 61-89)
ページ:
69-73
発行年:
2013年01月09日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
日本語 (JA)