文献
J-GLOBAL ID:201302279318009731
整理番号:13A1053577
ディジタル乗算遅延同期ループを使ったクロック乗算技術
Clock Multiplication Techniques Using Digital Multiplying Delay-Locked Loops
著者 (6件):
ELSHAZLY Amr
(Oregon State Univ., OR, USA)
,
ELSHAZLY Amr
(Intel Corp., OR, USA)
,
INTI Rajesh
(Oregon State Univ., OR, USA)
,
INTI Rajesh
(Intel Corp., OR, USA)
,
YOUNG Brian
(Oregon State Univ., OR, USA)
,
HANUMOLU Pavan Kumar
(Oregon State Univ., OR, USA)
資料名:
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻:
48
号:
6
ページ:
1416-1428
発行年:
2013年06月
JST資料番号:
B0761A
ISSN:
0018-9200
CODEN:
IJSCBC
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)