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文献
J-GLOBAL ID：201402259023344098
整理番号：14A0775753
非同期多チップNoCに対する高スループット部分並列チップ間リンクアーキテクチャ
High-Throughput Partially Parallel Inter-Chip Link Architecture for Asynchronous Multi-Chip NoCs
ONIZAWA Naoya
(Frontier Res. Inst. for Interdisciplinary Sciences, Tohoku Univ.)
,
MOCHIZUKI Akira
(Res. Inst. of Electrical Communication, Tohoku Univ.)
,
SHIRAHAMA Hirokatsu
(Res. Inst. of Electrical Communication, Tohoku Univ.)
,
IMAI Masashi
(Dept. of Electronics and Information Technol., Hirosaki Univ.)
,
YONEDA Tomohiro
(National Inst. of Informatics)
,
HANYU Takahiro
(Res. Inst. of Electrical Communication, Tohoku Univ.)
資料名：
IEICE Transactions on Information and Systems (Web)
(IEICE Transactions on Information and Systems (Web))
巻： E97.D 号： 6 ページ： 1546-1556 (J-STAGE) 発行年： 2014年
JST資料番号： U0469A ISSN： 1745-1361 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： 日本 (JPN) 言語： 英語 (EN)
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