文献
J-GLOBAL ID:201402278465462051
整理番号:14A0032043
論理BISTにおけるスキャンイン電力制御回路のTEG評価について
Design and evaluation of circuits to control scan-in power in logic BIST
著者 (9件):
加藤隆明
(九州工大)
,
加藤隆明
(JST-CREST)
,
喜納猛
(九州工大)
,
三宅庸資
(九州工大)
,
三宅庸資
(JST-CREST)
,
佐藤康夫
(九州工大)
,
佐藤康夫
(JST-CREST)
,
梶原誠司
(九州工大)
,
梶原誠司
(JST-CREST)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
113
号:
320(VLD2013 61-101)
ページ:
233-238
発行年:
2013年11月20日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
日本語 (JA)