文献
J-GLOBAL ID:201502211013898732
整理番号:15A1041378
部分再構成と計装によるFPGAを用いたフリップフロップにおけるシングルイベントアップセットのエミュレーション法
A Methodology to Emulate Single Event Upsets in Flip-Flops Using FPGAs through Partial Reconfiguration and Instrumentation
著者 (3件):
SERRANO Felipe
(INDRA Systems, Madrid, ESP)
,
CLEMENTE Juan Antonio
(Universidad Complutense de Madrid (UCM), Madrid, ESP)
,
MECHA Hortensia
(Universidad Complutense de Madrid (UCM), Madrid, ESP)
資料名:
IEEE Transactions on Nuclear Science
(IEEE Transactions on Nuclear Science)
巻:
62
号:
4,Pt.1
ページ:
1617-1624
発行年:
2015年08月
JST資料番号:
C0235A
ISSN:
0018-9499
CODEN:
IETNAE
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)