文献
J-GLOBAL ID:201602212979769826
整理番号:16A1108428
5nm技術を目指して:横型および縦型GAA FETを用いたロジック/SRAMのレイアウト最適化と性能ベンチマーク
Toward The 5nm Technology: Layout Optimization and Performance Benchmark for Logic/SRAMs Using Lateral and Vertical GAA FETs
著者 (9件):
HUYNH-BAO Trong
(Imec, Leuven, BEL)
,
HUYNH-BAO Trong
(Vrije Universiteit Brussel, Brussel, BEL)
,
RYCKAERT Julien
(Imec, Leuven, BEL)
,
SAKHARE Sushil
(Imec, Leuven, BEL)
,
MERCHA Abdelkarim
(Imec, Leuven, BEL)
,
VERKEST Diederik
(Imec, Leuven, BEL)
,
THEAN Aaron
(Imec, Leuven, BEL)
,
WAMBACQ Piet
(Imec, Leuven, BEL)
,
WAMBACQ Piet
(Vrije Universiteit Brussel, Brussel, BEL)
資料名:
Proceedings of SPIE
(Proceedings of SPIE)
巻:
9781
ページ:
978102.1-978102.12
発行年:
2016年
JST資料番号:
D0943A
ISSN:
0277-786X
CODEN:
PSISDG
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)