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文献
J-GLOBAL ID：201602244056061329
整理番号：16A0769981
プロセッサスケールNBTI劣化の作業負荷を意識した最悪のパス解析【Powered by NICT】
Workload-aware worst path analysis of processor-scale NBTI degradation
Bian Song
(Department of Communications and Computer Engineering, Kyoto University, Yoshida-hon-machi, Sakyo, Kyoto 606-8501, Japan)
,
Shintani Michihiro
(Department of Communications and Computer Engineering, Kyoto University, Yoshida-hon-machi, Sakyo, Kyoto 606-8501, Japan)
,
Morita Shumpei
(Department of Communications and Computer Engineering, Kyoto University, Yoshida-hon-machi, Sakyo, Kyoto 606-8501, Japan)
,
Awano Hiromitsu
(Department of Communications and Computer Engineering, Kyoto University, Yoshida-hon-machi, Sakyo, Kyoto 606-8501, Japan)
,
Hiromoto Masayuki
(Department of Communications and Computer Engineering, Kyoto University, Yoshida-hon-machi, Sakyo, Kyoto 606-8501, Japan)
,
Sato Takashi
(Department of Communications and Computer Engineering, Kyoto University, Yoshida-hon-machi, Sakyo, Kyoto 606-8501, Japan)
資料名：
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻： 2016 号： GLSVLSI ページ： 203-208 発行年： 2016年
JST資料番号： W2441A 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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