文献
J-GLOBAL ID:201602284481128080
整理番号:16A1153598
3D積層SoCの層配置の変化と並列テストスケジューリングにおける温度と時間に及ぼす影響【Powered by NICT】
Effect on temperature and time in parallel test scheduling with alterations in layers arrangements of 3D stacked SoCs
著者 (3件):
Rawat Indira
(Department of Electrical Engineering, Govt. Engineering College, Ajmer, Rajasthan, India)
,
Gupta M. K.
(Deptt. of Electronics & Commn., Engg., MANIT, Bhopal, India)
,
Singh Virendra
(Deptt. of Electrical Engineering, IIT, Bombay, Mumbai, India)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2016
号:
VLSI-SATA
ページ:
1-6
発行年:
2016年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)