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J-GLOBAL ID：201702213231459251 整理番号：17A0526193

シミュレーテッド・アニーリングを利用した並列プレフイックス加算器の構成

Optimization of Parallel Prefix Adder Using Simulated Annealing

著者 (2件)：

本敬之

(北陸先端科学技術大学院大)

金子峰雄

(北陸先端科学技術大学院大)

資料名：

電子情報通信学会技術研究報告 (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))

巻： 116 号： 478(VLD2016 102-130) ページ： 139-144 発行年： 2017年02月22日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

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