文献
J-GLOBAL ID:201702214663807066
整理番号:17A0046678
Si上に集積された横型InAs/Si p型トンネルFET:その2:界面トラップの影響に関するシミュレーション研究
Lateral InAs/Si p-Type Tunnel FETs Integrated on Si-Part 2: Simulation Study of the Impact of Interface Traps
著者 (7件):
Sant Saurabh
(Department of Electrical Engineering and Information Technology, ETH Zuerich, Zuerich, Switzerland)
,
Moselund Kirsten
(IBM Research-Zurich, Rueschlikon, Switzerland)
,
Cutaia Davide
(IBM Research-Zurich, Rueschlikon, Switzerland)
,
Schmid Heinz
(IBM Research-Zurich, Rueschlikon, Switzerland)
,
Borg Mattias
(IBM Research-Zurich, Rueschlikon, Switzerland)
,
Riel Heike
(IBM Research-Zurich, Rueschlikon, Switzerland)
,
Schenk Andreas
(Department of Electrical Engineering and Information Technology, ETH Zuerich, Zuerich, Switzerland)
資料名:
IEEE Transactions on Electron Devices
(IEEE Transactions on Electron Devices)
巻:
63
号:
11
ページ:
4240-4247
発行年:
2016年
JST資料番号:
C0222A
ISSN:
0018-9383
CODEN:
IETDAI
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)