文献
J-GLOBAL ID:201702218209024605
整理番号:17A1731101
ファンアウトウエハレベルチップスケールパッケージの試験【Powered by NICT】
Fan-out wafer level chip scale package testing
著者 (3件):
Chen Hao
(Taiwan Semiconductor Manufacturing Company, Ltd., No. 6, Creation Rd. 2, Hsinchu Science Park, Hsinchu, Taiwan 300-77, R. O. C.)
,
Lin Hung-Chih
(Taiwan Semiconductor Manufacturing Company, Ltd., No. 6, Creation Rd. 2, Hsinchu Science Park, Hsinchu, Taiwan 300-77, R. O. C.)
,
Wang Min-Jer
(Taiwan Semiconductor Manufacturing Company, Ltd., No. 6, Creation Rd. 2, Hsinchu Science Park, Hsinchu, Taiwan 300-77, R. O. C.)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
ITC-Asia
ページ:
84-89
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)