文献
J-GLOBAL ID:201702226175665676
整理番号:17A0757282
65nm CMOSによる10Gb/s通信システムのための高線形性遅延検出回路の設計【Powered by NICT】
Design of high-linearity delay detection circuit for 10-Gb/s communication system in 65-nm CMOS
著者 (5件):
Furuichi Kosuke
(University of Shiga Prefecture, 2500, Hikone Hassaka, Shiga, 522-8533, Japan)
,
Uemura Hiromu
(University of Shiga Prefecture, 2500, Hikone Hassaka, Shiga, 522-8533, Japan)
,
Koda Natsuyuki
(University of Shiga Prefecture, 2500, Hikone Hassaka, Shiga, 522-8533, Japan)
,
Inaba Hiromi
(University of Shiga Prefecture, 2500, Hikone Hassaka, Shiga, 522-8533, Japan)
,
Kishine Keiji
(University of Shiga Prefecture, 2500, Hikone Hassaka, Shiga, 522-8533, Japan)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2016
号:
ISOCC
ページ:
261-262
発行年:
2016年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)