文献
J-GLOBAL ID:201702229463754825
整理番号:17A0020606
プロセス変動を前提としてゲートサイジングを用いた組合せ回路のソフトエラー率の低減【Powered by NICT】
Soft Error Rate Reduction of Combinational Circuits Using Gate Sizing in the Presence of Process Variations
著者 (2件):
Raji Mohsen
(Computer Engineering and IT Department, School of Electrical and Computer Engineering, Shiraz University, Shiraz, Iran)
,
Ghavami Behnam
(Department of Engineering, Shahid Bahonar University of Kerman, Kerman, Iran)
資料名:
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
(IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻:
25
号:
1
ページ:
247-260
発行年:
2017年
JST資料番号:
W0516A
ISSN:
1063-8210
CODEN:
ITCOB4
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)