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J-GLOBAL ID：201702237180891098 整理番号：17A0243052

電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装

Implementation of Binarized Deep Neural Network for FPGA Considering Power Performance Enhancement

著者 (3件)：

米川晴義

(東京工大工学院)

中原啓貴

(東京工大工学院)

本村真人

(北大大学院情報科学研究科)

資料名：

電子情報通信学会技術研究報告 (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))

巻： 116 号： 415(VLD2016 70-101) ページ： 127-132 発行年： 2017年01月16日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

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