文献
J-GLOBAL ID:201702237301720578
整理番号:17A1729792
ランダム高速電圧ディザリングを用いた128ビットAESエンジンの改善された電力サイドチャネル攻撃耐性【Powered by NICT】
Improved power side channel attack resistance of a 128-bit AES engine with random fast voltage dithering
著者 (6件):
Singh Arvind
(Georgia Institute of Technology, Atlanta, GA)
,
Kar Monodeep
(Georgia Institute of Technology, Atlanta, GA)
,
Mathew Sanu
(Intel Corporation, Hillsboro, OR)
,
Rajan Anand
(Intel Corporation, Hillsboro, OR)
,
De Vivek
(Intel Corporation, Hillsboro, OR)
,
Mukhopadhyay Saibal
(Georgia Institute of Technology, Atlanta, GA)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
ESSCIRC
ページ:
51-54
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)