文献
J-GLOBAL ID:201702239085003467
整理番号:17A0754786
適応電圧スケーリングと動的パワーゲーティングを用いた22nmグラフィックス実行コアにおけるポストシリコン電圧ガードバンド削減【Powered by NICT】
Postsilicon Voltage Guard-Band Reduction in a 22 nm Graphics Execution Core Using Adaptive Voltage Scaling and Dynamic Power Gating
著者 (9件):
Cho Minki
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
Kim Stephen T.
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
Tokunaga Carlos
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
Augustine Charles
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
Kulkarni Jaydeep P.
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
Ravichandran Krishnan
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
Tschanz James W.
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
Khellah Muhammad M.
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
,
De Vivek
(Circuit Research Laboratory, Intel Corporation, Hillsboro, OR, USA)
資料名:
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻:
52
号:
1
ページ:
50-63
発行年:
2017年
JST資料番号:
B0761A
ISSN:
0018-9200
CODEN:
IJSCBC
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)