文献
J-GLOBAL ID:201702241782844904
整理番号:17A1569852
フォールトトレラントマルチコアネットワーク・オン・チップのための段階バリエーションアウェアなタスクマッピング方式【Powered by NICT】
A two-stage variation-aware task mapping scheme for fault-tolerant multi-core Network-on-Chips
著者 (5件):
Zhang Lei
(School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China)
,
Yang Jianxun
(School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China)
,
Xue Chengbo
(School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China)
,
Ma Yue
(School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China)
,
Cao Shan
(School of Information and Electronics, Beijing Institute of Technology, Beijing 100081, China)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
ISCAS
ページ:
1-4
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)