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文献
J-GLOBAL ID：201702248971540038
整理番号：17A1645812
サブ20nm領域におけるアンダーラップgatestack DG-MOSFETのアナログ/RF性能に及ぼすチャネルエンジニアリングの効果【Powered by NICT】
Effect of channel engineering on analog/RF performance of underlapped gatestack DG-MOSFET in Sub-20nm regime
Chattopadhyay Ankush
(Nano Device Simulation Laboratory, Department of Electronics and Telecommunication Engineering, Jadavpur University, Kolkata 700032, India)
,
Das Rahul
(Nano Device Simulation Laboratory, Department of Electronics and Telecommunication Engineering, Jadavpur University, Kolkata 700032, India)
,
Dasgupta Arpan
(Nano Device Simulation Laboratory, Department of Electronics and Telecommunication Engineering, Jadavpur University, Kolkata 700032, India)
,
Kundu Atanu
(Department of Electronics and Communication Engineering, Heritage Institute of Technology, Kolkata 700107, India)
,
Sarkar Chandan K.
(Nano Device Simulation Laboratory, Department of Electronics and Telecommunication Engineering, Jadavpur University, Kolkata 700032, India)
資料名：
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻： 2017 号： DevIC ページ： 299-302 発行年： 2017年
JST資料番号： W2441A 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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