文献
J-GLOBAL ID:201702253522593879
整理番号:17A0697228
ディープサブミクロンCMOS VLSIのための強化されたハイブリッドパワーゲーティング構造を用いた待機と動的電力最小化【Powered by NICT】
Standby and dynamic power minimization using enhanced hybrid power gating structure for deep-submicron CMOS VLSI
著者 (4件):
Johannah J. Jeba
(Department of ECE, St. Joseph’s College of Engineering, Chennai 600119, India)
,
Korah Reeba
(Department of ECE, Alliance College of Engineering and design, Bangalore 652106, India)
,
Kalavathy Maria
(Department of CSE, St.Joseph’s College of Engineering, Chennai 600119, India)
,
Sivanandham
(Department of ECE, Vellore Institute of Technology, Vellore, India)
資料名:
Microelectronics Journal
(Microelectronics Journal)
巻:
62
ページ:
137-145
発行年:
2017年
JST資料番号:
A0186A
ISSN:
0026-2692
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
イギリス (GBR)
言語:
英語 (EN)