文献
J-GLOBAL ID:201702255733429780
整理番号:17A0605030
55nm超低リークDDC技術を用いたサブスレッショルドSRAM/Logic回路
A 55nm Ultra Low Leakage Deeply Depleted Channel Technology Optimized for Energy Minimization in Subthreshold SRAM and Logic
著者 (9件):
PATEL Harsh N.
(Univ. Virginia, VA, USA)
,
ROY Abhishek
(Univ. Virginia, VA, USA)
,
YAHYA Farah B.
(Univ. Virginia, VA, USA)
,
LIU Ningxi
(Univ. Virginia, VA, USA)
,
CALHOUN Benton
(Univ. Virginia, VA, USA)
,
原田昭彦
(三重富士通セミコンダクター)
,
粂野一幸
(三重富士通セミコンダクター)
,
安田真
(三重富士通セミコンダクター)
,
江間泰示
(三重富士通セミコンダクター)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
117
号:
9(ICD2017 1-18)
ページ:
57-61
発行年:
2017年04月13日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
日本語 (JA)