文献
J-GLOBAL ID:201702258726424947
整理番号:17A0085355
超薄膜体SOI上のPZTゲート積層を持つ,二重ゲート負性キャパシタンスMOSFET:デバイス性能の校正されたシミュレーション研究
Double-Gate Negative-Capacitance MOSFET With PZT Gate-Stack on Ultra Thin Body SOI: An Experimentally Calibrated Simulation Study of Device Performance
著者 (4件):
Saeidi Ali
(Laboratory of Micro and Nano-electronic Devices, E ́cole Polytechnique Fe ́de ́rale de Lausanne, Lausanne, Switzerland)
,
Jazaeri Farzan
(Integrated Circuits Laboratory, E ́cole Polytechnique Fe ́de ́rale de Lausanne, Lausanne, Switzerland)
,
Stolichnov Igor
(Laboratory of Micro and Nano-electronic Devices, E ́cole Polytechnique Fe ́de ́rale de Lausanne, Lausanne, Switzerland)
,
Ionescu Adrian M.
(Laboratory of Micro and Nano-electronic Devices, E ́cole Polytechnique Fe ́de ́rale de Lausanne, Lausanne, Switzerland)
資料名:
IEEE Transactions on Electron Devices
(IEEE Transactions on Electron Devices)
巻:
63
号:
12
ページ:
4678-4684
発行年:
2016年
JST資料番号:
C0222A
ISSN:
0018-9383
CODEN:
IETDAI
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)