文献
J-GLOBAL ID:201702260274704452
整理番号:17A0020614
回避雑音干渉とCIJ低減技術のための適応帯域幅PLLを用いた10Gbits/s/pin DFE少ないグラフィックDRAMインターフェイス【Powered by NICT】
A 10 Gbits/s/pin DFE-Less Graphics DRAM Interface With Adaptive-Bandwidth PLL for Avoiding Noise Interference and CIJ Reduction Technique
著者 (4件):
Song Junyoung
(Department of Electronics and Electrical Engineering, Korea University, Seoul, South Korea)
,
Lee Hyun-Woo
(SK Hynix semiconductor Inc., Icheon, South Korea)
,
Hwang Sewook
(Department of Electronics and Electrical Engineering, Korea University, Seoul, South Korea)
,
Kim Chulwoo
(Department of Electronics and Electrical Engineering, Korea University, Seoul, South Korea)
資料名:
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
(IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻:
25
号:
1
ページ:
344-353
発行年:
2017年
JST資料番号:
W0516A
ISSN:
1063-8210
CODEN:
ITCOB4
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)