文献
J-GLOBAL ID:201702267431437679
整理番号:17A1029346
16nm FinFET論理経路のためのソフトエラーマスキングのエネルギーと遅延のトレードオフ:近しきい値領域におけるプロセス変動の調査と影響【Powered by NICT】
Energy and Delay Tradeoffs of Soft-Error Masking for 16-nm FinFET Logic Paths: Survey and Impact of Process Variation in the Near-Threshold Region
著者 (4件):
Alghareb Faris S.
(Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA)
,
Ashraf Rizwan A.
(Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA)
,
Alzahrani Ahmad
(Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA)
,
DeMara Ronald F.
(Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA)
資料名:
IEEE Transactions on Circuits and Systems 2: Express Briefs
(IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻:
64
号:
6
ページ:
695-699
発行年:
2017年
JST資料番号:
W0347A
ISSN:
1549-7747
CODEN:
ITCSFK
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)