文献
J-GLOBAL ID:201702268498752194
整理番号:17A1356833
フルチップ静電力完全性のためのトランジスタレベルモノリシック3D標準セルレイアウトの最適化【Powered by NICT】
Transistor-level monolithic 3D standard cell layout optimization for full-chip static power integrity
著者 (4件):
Ku Bon Woong
(School of ECE, Georgia Institute of Technology, Atlanta, USA)
,
Song Taigon
(Synopsys Inc., Mountain View, CA, USA)
,
Nieuwoudt Arthur
(Synopsys Inc., Mountain View, CA, USA)
,
Lim Sung Kyu
(School of ECE, Georgia Institute of Technology, Atlanta, USA)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
ISLPED
ページ:
1-6
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)