文献
J-GLOBAL ID:201702270236319251
整理番号:17A1392548
電圧マージン縮小のためのクロックデータ補償を意識したディジタル回路設計【Powered by NICT】
Clock Data Compensation Aware Digital Circuits Design for Voltage Margin Reduction
著者 (3件):
Na Taesik
(School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA)
,
Ko Jong Hwan
(School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA)
,
Mukhopadhyay Saibal
(School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA)
資料名:
IEEE Transactions on Circuits and Systems 1: Regular Papers
(IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻:
64
号:
9
ページ:
2401-2413
発行年:
2017年
JST資料番号:
C0226B
ISSN:
1549-8328
CODEN:
ITCSCH
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)