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文献
J-GLOBAL ID：201702276487868750
整理番号：17A1721404
高信頼性デバイスのためのレイアウトベーステストカバレッジ検証【Powered by NICT】
Layout-Based Test Coverage Verification for High-Reliability Devices
Nagamura Yoshikazu
(Analysis and Evaluation Technology Department, Renesas Semiconductor Manufacturing Co., Ltd., Ibaraki, Japan)
,
Shiozawa Kenji
(Analysis and Evaluation Technology Department, Renesas Semiconductor Manufacturing Co., Ltd., Ibaraki, Japan)
,
Koyama Toru
(Analysis and Evaluation Technology Department, Renesas Semiconductor Manufacturing Co., Ltd., Ibaraki, Japan)
,
Matsushima Jun
(Design Integration Department, Renesas Electronics Corporation, Tokyo, Japan)
,
Tomonaga Kazuhiro
(Design Integration Department, Renesas Electronics Corporation, Tokyo, Japan)
,
Hoshi Yutaka
(Evaluation Analysis Department, Renesas Engineering Services Co., Ltd., Tokyo, Japan)
,
Nomura Shuji
(Evaluation Analysis Department, Renesas Engineering Services Co., Ltd., Tokyo, Japan)
,
Arai Masayuki
(Department of Mathematical Information Engineering, College of Industrial Technology, Nihon University, Chiba, Japan)
,
Iwasaki Kazuhiko
(Library and Academic Information Center, Tokyo Metropolitan University, Tokyo, Japan)
資料名：
IEEE Transactions on Semiconductor Manufacturing
(IEEE Transactions on Semiconductor Manufacturing)
巻： 30 号： 4 ページ： 317-322 発行年： 2017年
JST資料番号： T0521A ISSN： 0894-6507 CODEN： ITSMED 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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