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文献
J-GLOBAL ID：201702277540777415
整理番号：17A1270473
負性静電容量FinFETのヒステリシスを抑制するためのレイアウト技術【Powered by NICT】
Layout engineering to suppress hysteresis of negative capacitance FinFET
Ko Eunah
(Department of Electrical and Computer Engineering, University of Seoul 024504, Republic of Korea)
,
Jo Jaesung
(Department of Electrical and Computer Engineering, University of Seoul 024504, Republic of Korea)
,
Shin Changhwan
(Department of Electrical and Computer Engineering, University of Seoul 024504, Republic of Korea)
,
Bich-Yen Nguyen
(Soitec USA, 2 Centennial Dr, Peabody, MA 85284 USA)
資料名：
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻： 2017 号： ICICDT ページ： 1-3 発行年： 2017年
JST資料番号： W2441A 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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