文献
J-GLOBAL ID:201702285945362310
整理番号:17A0362449
65nmフリップフロップの応答のアップセット(SEU)シングルイベントに及ぼす電圧ストレスの影響【Powered by NICT】
Effects of voltage stress on the single event upset (SEU) response of 65nm flip flop
著者 (7件):
Chua C.T.
(School of Materials Science and Engineering, Nanyang Technological University, Singapore 639798, Singapore)
,
Ong H.G.
(Temasek Laboratories@NTU, Nanyang Technological University, Singapore 637553, Singapore)
,
Sanchez K.
(CNES, French Space Agency, 18 Avenue Edouard Belin, Toulouse 31401, France)
,
Perdu P.
(CNES, French Space Agency, 18 Avenue Edouard Belin, Toulouse 31401, France)
,
Perdu P.
(Temasek Laboratories@NTU, Nanyang Technological University, Singapore 637553, Singapore)
,
Gan C.L.
(School of Materials Science and Engineering, Nanyang Technological University, Singapore 639798, Singapore)
,
Gan C.L.
(Temasek Laboratories@NTU, Nanyang Technological University, Singapore 637553, Singapore)
資料名:
Microelectronics Reliability
(Microelectronics Reliability)
巻:
64
ページ:
199-203
発行年:
2016年
JST資料番号:
C0530A
ISSN:
0026-2714
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
イギリス (GBR)
言語:
英語 (EN)