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文献
J-GLOBAL ID：201702287364307399
整理番号：17A1651175
強化したスキャン遅延試験のための65nm CMOS技術におけるラッチシングルイベント耐性の設計【Powered by NICT】
Design of Single-Event Tolerant Latches in 65nm CMOS Technology for Enhanced Scan Delay Testing
Qi Chunhua
(Microelectronics Center, Harbin Institute of Technology, Harbin, China)
,
Xiao Liyi
(Microelectronics Center, Harbin Institute of Technology, Harbin, China)
,
Wang Tianqi
(Research Center of Basic Space Science, Harbin Institute of Technology, Harbin, China)
,
Wang Mingjiang
(Harbin Institute of Technology Shenzhen Graduate School, Shenzhen, China)
資料名：
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻： 2017 号： PHM (Harbin) ページ： 1-6 発行年： 2017年
JST資料番号： W2441A 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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