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文献
J-GLOBAL ID：201702299783848651
整理番号：17A0795882
低密度パリティ検査符号のためのアルゴリズムとVLSIアーキテクチャ:第2部 効率的な符号化アーキテクチャ【Powered by NICT】
Algorithms and vlsi architectures for low-density parity-check codes: part 2 - efficient coding architectures
Gunnam Kiran
(Western Digital Corporation, San Jose, CA 95035 USA)
,
Perez Joan Marc Catala
(Inst Telecomunicaciones Aplicaciones Multimedia, Universitat Politecnica de Valencia, Gandia, 46022, Spain)
,
Garcia-Herrero Francisco
(Grupo de Invest Discapacidad Fisica y Sensorial, European University Miguel de Cervantes, Valladolid, 47012, Spain)
資料名：
IEEE Solid-State Circuits Magazine
(IEEE Solid-State Circuits Magazine)
巻： 9 号： 1 ページ： 23-28 発行年： 2017年
JST資料番号： W2270A ISSN： 1943-0582 CODEN： SCMOCC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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