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文献
J-GLOBAL ID：201802212006231788
整理番号：18A0722133
ソースドレイン空乏長を含むGaussドープ二重ゲート無接合(Gd-DG-JL)トランジスタの研究:サブ閾値挙動のモデル【JST・京大機械翻訳】
Study of Gaussian Doped Double Gate JunctionLess (GD-DG-JL) transistor including source drain depletion length: Model for sub-threshold behavior
Kumari Vandana
(Department of Electronics, Maharaja Agrasen College, University of Delhi, India)
,
Kumar Ayush
(Electronics & Communication Engineering, National Institute of Technology, Hamirpur, Himachal Pradesh, India)
,
Saxena Manoj
(Department of Electronics, Deen Dayal Upadhyaya College, University of Delhi, India)
,
Gupta Mridula
(Semiconductor Device Research Laboratory, Department of Electronic Science, University of Delhi, South Campus, New Delhi, India)
資料名：
Superlattices and Microstructures
(Superlattices and Microstructures)
巻： 113 ページ： 57-70 発行年： 2018年
JST資料番号： D0600B ISSN： 0749-6036 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： オランダ (NLD) 言語： 英語 (EN)
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