文献
J-GLOBAL ID:201802213465662140
整理番号:18A0942805
トポロジーを改善したクロック受信回路の共通モード干渉とジッタの解析【JST・京大機械翻訳】
Analysis of Common-Mode Interference and Jitter of Clock Receiver Circuits With Improved Topology
著者 (5件):
Yang Xiaofeng
(State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China)
,
Zhu Yan
(State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China)
,
Chan Chi-Hang
(State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China)
,
U Seng-Pan
(State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China)
,
Martins Rui P.
(State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau, China)
資料名:
IEEE Transactions on Circuits and Systems 1: Regular Papers
(IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻:
65
号:
6
ページ:
1819-1829
発行年:
2018年
JST資料番号:
C0226B
ISSN:
1549-8328
CODEN:
ITCSCH
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)