文献
J-GLOBAL ID:201802227880354807
整理番号:18A0848678
クリティカルパスにおける経路遅延故障を試験するためのタイミング回復アーキテクチャの再利用について【JST・京大機械翻訳】
On the reuse of timing resilient architecture for testing path delay faults in critical paths
著者 (3件):
Kuentzer Felipe A.
(Faculty of Informatics, PUCRS University, Av. Ipiranga, 6681, Porto Alegre, Brazil)
,
Juracy Leonardo R.
(Faculty of Informatics, PUCRS University, Av. Ipiranga, 6681, Porto Alegre, Brazil)
,
Amory Alexandre M.
(Faculty of Informatics, PUCRS University, Av. Ipiranga, 6681, Porto Alegre, Brazil)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2018
号:
DATE
ページ:
379-384
発行年:
2018年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)