文献
J-GLOBAL ID:201802232168067746
整理番号:18A0704386
並列計算機におけるサーキットスイッチ・ネットワークの伝送遅延を最小化する方法
Minimizing End-to-end Latency in Circuit-switched Network for Parallel Computers
著者 (3件):
HU Yao
(National Inst. of Informatics, Tokyo, JPN)
,
HIRASAWA Shoichi
(National Inst. of Informatics, Tokyo, JPN)
,
KOIBUCHI Michihiro
(National Inst. of Informatics, Tokyo, JPN)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
117
号:
480(DC2017 89-106)
ページ:
95-100
発行年:
2018年02月28日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)