文献
J-GLOBAL ID:201802237675472914
整理番号:18A0521447
チップ上のネットワークのための16×16 32×32 64×642Dメッシュトポロジーの性能解析【Powered by NICT】
Performance analysis of 16 × 16, 32 × 32, 64 × 64 2-D mesh topologies for network on chip
著者 (7件):
Panem Charanarur
(Altera SoC Lab., Electronics Department, Goa University, Taleigao, India)
,
Rane Udaysingh V.
(Altera SoC Lab., Electronics Department, Goa University, Taleigao, India)
,
Gad Vinaya R.
(Altera SoC Lab., Electronics Department, Goa University, Taleigao, India)
,
Kovendan A. K. P.
(Department of Electronics and Communication, Anna University, Chennai, India)
,
Sridharan D.
(Department of Electronics and Communication, Anna University, Chennai, India)
,
Gad Rajendra S.
(Altera SoC Lab., Electronics Department, Goa University, Taleigao, India)
,
Naik Gourish M.
(Altera SoC Lab., Electronics Department, Goa University, Taleigao, India)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
WiSPNET
ページ:
1757-1764
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)