文献
J-GLOBAL ID:201802238905325136
整理番号:18A0407822
DSP応用のためのwallaceツリー乗算器の高速,面積効率のよいVLSIアーキテクチャ【Powered by NICT】
High-speed, area efficient VLSI architecture of wallace-tree multiplier for DSP-applications
著者 (4件):
Mandloi Aditya
(Electronics and Communication Dept., Medicaps University, Indore, M.P., India)
,
Agrawal Shreshtha
(Electronics and Communication Dept., Medicaps University, Indore, M.P., India)
,
Sharma Shrenee
(Electronics and Communication Dept., Medicaps University, Indore, M.P., India)
,
Shrivastava Shruti
(Electronics and Communication Dept., Medicaps University, Indore, M.P., India)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
ICICIC
ページ:
1-5
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)