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文献
J-GLOBAL ID：201802240980490027
整理番号：18A2022357
読み込み障害とワードライン結合雑音故障に対する遮蔽回路を持つ28nm 1R1W 2ポート8T SRAMマクロ【JST・京大機械翻訳】
A 28-nm 1R1W Two-Port 8T SRAM Macro With Screening Circuitry Against Read Disturbance and Wordline Coupling Noise Failures
Yabuuchi Makoto
(Renesas Electronics Corporation, Kodaira, Japan)
,
Tsukamoto Yasumasa
(Renesas Electronics Corporation, Kodaira, Japan)
,
Fujiwara Hidehiro
(Renesas Electronics Corporation, Kodaira, Japan)
,
Tanaka Miki
(Renesas Electronics Corporation, Kodaira, Japan)
,
Shinji Shinji
(Renesas Electronics Corporation, Kodaira, Japan)
,
Nii Koji
(Renesas Electronics Corporation, Kodaira, Japan)
資料名：
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
(IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 26 号： 11 ページ： 2335-2344 発行年： 2018年
JST資料番号： W0516A ISSN： 1063-8210 CODEN： ITCOB4 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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