文献
J-GLOBAL ID:201802250833171371
整理番号:18A1770293
FPGAベースハードウェアアクセラレータのための面積最適化低遅延近似乗算器【JST・京大機械翻訳】
Area-Optimized Low-Latency Approximate Multipliers for FPGA-based Hardware Accelerators
著者 (7件):
Ullah Salim
(Technische Universitaet Dresden, Germany)
,
Rehman Semeen
(Vienna University of Technology, Austria)
,
Prabakaran Bharath Srinivas
(Vienna University of Technology, Austria)
,
Kriebel Florian
(Vienna University of Technology, Austria)
,
Hanif Muhammad Abdullah
(Vienna University of Technology, Austria)
,
Shafique Muhammad
(Vienna University of Technology, Austria)
,
Kumar Akash
(Technische Universitaet Dresden, Germany)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2018
号:
DAC
ページ:
1-6
発行年:
2018年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)