文献
J-GLOBAL ID:201802257612009440
整理番号:18A1597208
Dyphase 対称書き込み待ち時間と回復可能な耐久性を持つ動的相変化メモリアーキテクチャ【JST・京大機械翻訳】
DyPhase: A Dynamic Phase Change Memory Architecture With Symmetric Write Latency and Restorable Endurance
著者 (2件):
Thakkar Ishan G.
(Department Electrical and Computer Engineering, Colorado State University, Fort Collins, CO, USA)
,
Pasricha Sudeep
(Department Electrical and Computer Engineering, Colorado State University, Fort Collins, CO, USA)
資料名:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
(IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻:
37
号:
9
ページ:
1760-1773
発行年:
2018年
JST資料番号:
B0142C
ISSN:
0278-0070
CODEN:
ITCSDI
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)