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文献
J-GLOBAL ID：201802257735533427
整理番号：18A0706496
BREINメモリ:0.6Wで1.4トップを達成する単一チップ二値/三元再構成可能なメモリ深部神経回路網加速器【JST・京大機械翻訳】
BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W
Ando Kota
(Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
,
Ueyoshi Kodai
(Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
,
Orimo Kentaro
(Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
,
Yonekawa Haruyoshi
(Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology, Tokyo, Japan)
,
Sato Shimpei
(Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology, Tokyo, Japan)
,
Nakahara Hiroki
(Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology, Tokyo, Japan)
,
Takamaeda-Yamazaki Shinya
(Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
,
Ikebe Masayuki
(Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
,
Asai Tetsuya
(Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
,
Kuroda Tadahiro
(Department of Electronics and Electrical Engineering, Keio University, Yokohama, Japan)
,
Motomura Masato
(Graduate School of Information Science and Technology, Hokkaido University, Sapporo, Japan)
資料名：
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻： 53 号： 4 ページ： 983-994 発行年： 2018年
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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