文献
J-GLOBAL ID:201802257908805798
整理番号:18A0587254
ポストシリコン検証のためのロバストなイベントトリガ発生【Powered by NICT】
Robust event trigger generation for post silicon validation
著者 (2件):
Diware Sumit
(VLSI Design Tools and Technology, Indian Institute of Technology Delhi, New Delhi, India)
,
Krishna Sharath B.
(VLSI Design Tools and Technology, Indian Institute of Technology Delhi, New Delhi, India)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
ICCE-Asia
ページ:
92-95
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)