文献
J-GLOBAL ID:201802258079063150
整理番号:18A0859914
スケーリング端におけるIII-VチャネルFETの2Dおよび3D TCADシミュレーション【JST・京大機械翻訳】
2D and 3D TCAD simulation of III-V channel FETs at the end of scaling
著者 (3件):
Aguirre P.
(Integrated Systems Laboratory, ETH Zurich, Gloriastrasse 35, 8092 Zurich, Switzerland)
,
Rau M.
(Integrated Systems Laboratory, ETH Zurich, Gloriastrasse 35, 8092 Zurich, Switzerland)
,
Schenk A.
(Integrated Systems Laboratory, ETH Zurich, Gloriastrasse 35, 8092 Zurich, Switzerland)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2018
号:
EUROSOI-ULIS
ページ:
1-4
発行年:
2018年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)